整個(gè)SCIC內(nèi)插濾波器需要6個(gè)積分器和6個(gè)梳狀濾波器。在傳統(tǒng)CIC的實(shí)現(xiàn)方法中，實(shí)現(xiàn)相同的混疊衰減時(shí)需要4級(jí)CIC濾波器，即需要4個(gè)梳狀濾波器和4個(gè)積分器。SCIC內(nèi)插濾波器所占用的硬件資源多了2個(gè)積分器、2個(gè)梳狀濾波器及其它的少量延遲器和加法器。對(duì)于乘數(shù)因子3和-2，可以用移位器實(shí)現(xiàn)，避免了乘法器的引入。
第四章 數(shù)字上下變頻器各部分的仿真實(shí)現(xiàn)
本論文關(guān)于數(shù)字上下變頻所有部分的設(shè)計(jì)都是基于FPGA的，采用VHDL語(yǔ)言進(jìn)行描述，在QuartusII平臺(tái)中進(jìn)行仿真和實(shí)現(xiàn)。下面給出數(shù)字上下變頻器設(shè)計(jì)中各部分的仿真結(jié)果。
4.1 NCO的FPGA仿真結(jié)果
根據(jù)章節(jié)3.1.1所述的基于CORDIC算法的設(shè)計(jì)原理，使用Verilog HDL(硬件描述語(yǔ)言)進(jìn)行描述，通過(guò)QuartusII平臺(tái)進(jìn)行編譯，本設(shè)計(jì)中NCO的工作時(shí)鐘設(shè)為25MHz(工作速度仿真可以達(dá)到160MHz以上)相位累加器的位數(shù)為16位。其時(shí)序仿真圖如下圖4.1所示：
哪里有射頻培訓(xùn)機(jī)構(gòu)
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